1符合接收端芯片的创建，维持时间的必要性 在高速数字电路设计中，由于趋肤效应、邻近阻碍、电流高速变化等因素，设计者无法全然地从数字电路的角度来审查自己的产品，而要把信号看做不稳定的模拟信号。使用频谱分析仪对信号分析，可以找到，信号的高频谱线主要来自于信号的变化沿而不是信号频率。例如一个1MHz的信号，虽然时钟周期为1微秒，但是如果其变化沿下降或下降时间为纳秒级，则在频谱仪上可以仔细观察到频率低约数百兆赫兹的谱线。
因此，电路设计者应当更为注目信号的边沿，因为边沿往往也就是信号频谱最低、最更容易受到阻碍的地方。 在实时设计中，数据的加载必须基于时钟取样，根据以上分析，为了获得平稳的数据，时钟的取样点应当靠近数据的变化沿。 图1是利用时钟CLK的下降沿取样数据DATA的示例。
DATA发生变化后，必须等候最少Setup时间(创建时间)才能被取样，而取样之后，最少Hold时间(维持时间)之内DATA无法发生变化。因此可以显现出，器件的创建时间和维持时间的拒绝，正是为了确保时钟的取样点靠近数据的变化沿。如果在芯片的输出末端无法符合这些拒绝，那么芯片内部的逻辑将正处于非稳态，功能出现异常。 2时序分析中的关键参数 为了展开时序分析，必须从datasheet(芯片手册)中萃取以下关键参数： ●Freq：时钟频率，该参数各不相同对芯片工作速率的拒绝。
●Tcycle：时钟周期，根据时钟频率Freq的倒数求出。Tcycle=1/Freq。
●Tco：时钟到数据输入的延时。上文提及，输出数据必须使用时钟取样，而输入数据某种程度也必须参照时钟，不过一般而言，比起时钟，输入的数据必须在芯片内延后一段时间，这个时间就称作Tco。该参数各不相同芯片生产工艺。 ●Tsetup(min)：大于输出创建时间拒绝。
●Thold(min)：大于输出维持时间拒绝。 除以上五个参数外，时序分析中还必须如下经验参数： ●Vsig：信号传输速度。
信号在电路上传输，传输速度大约为6英寸/纳秒。 时序计算出来的目标是获得以下两个参数之间的关系： ●Tflight-data：数据信号在电路板上的走线延时。 ●Tflight-clk：时钟信号在电路板上的走线延时。
以上参数是展开时序分析的关键参数，对于普通的时序分析早已充足。 3源实时系统的时序计算出来 源实时系统指数据和时钟是由同一个器件驱动收到的情况，右图是少见的源实时系统流形结构： 该系统的特点是，时钟和数据皆由发送到末端器件收到，在接收端，利用接管到的时钟信号CLK取样输出数据信号DATA。
源实时系统的时序计算公式为： TCO(max)+(Tflight-data-Tflight-clk)MAX+Tsetup(min)Tcycle(式1) TCO(min)+(Tflight-data-Tflight-clk)MINThold(min)(式2) 时序计算出来的最终目标是取得Tflight-data-Tflight-clk的容许区间，再行基于该区间，通过Vsig参数，推算时钟信号和数据信号的走线长度关系。 4SPI4.2模块时序分析 SPI4.2(SystemPacketInterfaceLevel4,Phase2)模块是国际的组织OIF制订的针对OC192(10Gbps)速率的模块。目前广泛应用在高速芯片上，作为物理层芯片和链路层芯片之间的模块。
SPI4.2的接口定义如下： SPI4.2模块信号按照缴、放方向分成两组，如图3中，以T结尾的发送到信号组和以R结尾的接管信号组。每组又分成两类，以发送到信号组为事例，有数据类和状态类，其中数据类包括TDCLK、TDAT[15:0]，TCTL，状态类包括TSCLK，TSTAT[1:0]。 其中，状态类信号是单端LVTTL信号，接收端利用TSCLK的下降沿对TSTAT[1:0]取样，方向为从物理层芯片放往链路层芯片;数据类信号是差分LVDS信号，接收端利用TDCLK的下降沿与上升沿对TDAT[15:0]和TCTL取样，即一个时钟周期展开两次取样，方向为从链路层芯片放往物理层芯片。 由于接管信号组与发送到信号组的时序分析类似于，因此本文仅有对发送到信号组展开时序分析。
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